fpga怎麼寫

你做過哪些專案，主要關心的是在專案中做了什麼，達到了什麼效果。

比如我以前收到的簡歷就有寫做過ASIC的，但是一看時間只有3個月，根本不可能做完，再問問做的內容，主要是做測試，這樣寫是不行的。 3、另外還有效果，每一個設計應該是功能和效能的結合。

最後要描述你實現了哪些功能和效率有多高。這樣人家起碼會認為你是個嚴謹的工程師，無論ASIC還是FPGA，最後的效能報告都是很重要的。

比如E1的介面設計，很多人都會做，但是你能實現得比別人效率高、或者面積小，就能說明你的能力。這也是面試時公司會去了解的重點，這樣連後面的面試你也會佔優勢。

4、一個公司的招聘流程（真正招人的，不是為了人才儲備的）一般不會搞海選，HR把認為基本符合要求的簡歷給要人的組長，他看好了才會通知面試，而這些人都是資深工程師，你的專案他一看就知道有沒有水分，一般有水分的都難以面試，因為組長需要的工程師是能幹活少吹牛的，寫明白你在以前的專案中做了什麼有很多好處，沒人指望剛畢業的就什麼都會，只要組長覺得有潛質就有希望。所以把你做的寫清楚，組長才能看出你是否有潛質。

5、簡歷裡另一個誤區是經驗，每個公司都需要有經驗的工程師，但是每個老闆都知道，真正有經驗的工程師報價不會低，老闆可是要在能完成任務的前提下儘量解決開支的。所 以一個組常常是一個巨有經驗的，帶兩個很有經驗的，幾個有點經驗的，加上幾個剛入門的。

所以不要誇大自己的經驗，放低姿態，重點表現你的潛力，反而有利。組長不太喜歡要很有經驗的，因為會打破小組的平衡；更不喜歡巨有經驗的，會踢了自己的飯碗；所以有點經驗的是首選，剛入門也不錯，因為比較好調教。

所以剛畢業的學生只要在簡歷中讓人覺得有點經驗就夠了。 6、簡歷要重點突出。

簡歷先給HR看，他們多半不懂技術，只是根據招人指標看是否符合，所以一定要把你符合招聘要求中的部分寫成一個模組，比較靠前，HR一看見這部分就ok了，後面根本不看。第二個看的人多半是你將來的上司，所以要把他關心的部分單獨寫幾個模組，要詳細：你從哪畢業（學的什麼就可以簡略）、做過些什麼、做得怎麼樣、會什麼、程度如何、還有哪些輔助本領（技術上的），最後看的人是你的大老闆，他就看看你的資歷（好評價你的成本），有的企業文化好的地方會看看課外的愛好什麼的（都不是主要的）。

所以要寫得模組分明，字得間隔要大，標題要明顯，讓每個人看到他想看的，儘量少費話。沒話說寧可少說，起碼給人一個簡潔的映象。

要知道FPGA或者說硬體工程師大部分都是有些急脾氣的，未必耐煩看完很長的簡歷。

FPGA論壇裡有專門的帖子 fpgaw.com

夏宇聞老師談FPGA學習整理

1. 必須清楚自己究竟適合不適合做工程師，看看自己的性格特點，是不是特別安靜，又耐得住寂寞，因為FPGA工程師是一個很辛苦的工作，要不斷地通過學習研究提升自己的設計水平，而且工程師需要經常性的熬夜加班敲寫程式碼，如果沒有一種耐得住寂寞的性格，FPGA工程師最好你不要去做.他不像作銷售那樣，動動嘴皮子就可以掙到大錢，FPGA工程師在初級階段薪水也不會很高，但當你有了一定的工程經驗和專案經驗的時候，你的薪水自然就很很高了。所以做FPGA工程師首要的一點，必須有一顆耐得住寂寞的心。

2. 如果你認為你是一個可以安靜下來的人，那接下來就是要和機器打交道了。你必須就像熱愛打遊戲一樣熱愛verilog，每個想學FPGA的人你可以看看，把自己關在一個屋子裡，除了吃飯睡覺外連續3天的時間就和verilog為伍，看看大家有沒有這個定力，如果你沒有這個定力，那麼你耐不住寂寞，那好你趕快去找你喜歡做的職業，如果你還行，那就開始艱苦的學習。

3. 建立操作環境，你必須想方設法安裝了要用到的ModelSim,ISE,QuartusII等操作軟體，最好去網上下載，一次不行就兩次，直到安裝完成，因為越是你不容易安裝上去，你就越珍惜，你就越可以很負責任的學習。接下來就對照相關的教程熟悉各種軟體，做各種小實驗。

4. 接下來，可以找著verilog書自己看看，只要在校的大學生都可以看得懂，然後很認真地作後面的各種練習。一開始簡單一點，當你可以獨立的把I2C,CPU寫出來的時候，那個時候就可以掙點小錢了，當然接下來還需要更多的提升和發展。

5. 對於我的書裡的一些錯誤，很多讀者來信反映，是因為我的電子稿是word，而出版用的是方正的飛騰，轉換的時候會遇到一些問題。如果大家有什麼小的專案，跟著學一學，還是會慢慢的成長起來。

總之，FPGA工程師，是一個看起來是高薪，又非常艱苦的職業，如果你的性格適合做這一行，那就付出艱苦努力吧。（整理自北京至芯FPGA培訓中心開學典禮）

現在很多FPGA工程師，沒找到合適，我覺得很多人從開始的時候就誤入歧途了，對新手學習FPGA設計我也說一點看法吧。我認為要從基礎開始做，基礎牢，才有成為高手的可能。

我覺得FPGA學習有以下幾步必須要走：

第一步：學習瞭解FPGA結構，FPGA到底是什麼東西，晶片裡面有什麼，不要開始就拿個開發板照著別人的東西去程式設計。很多開發板的程式寫的很爛，我也做過一段時間的開發板設計，我覺得很大程度上，開發板在誤人子弟。不過原廠提供的正品開發板，程式碼很優秀的，可以借鑑。只有瞭解了FPGA內部的結構才能明白為什麼寫Verilog和寫C整體思路是不一樣的。

第三步：開始學習程式碼了。我建議要學程式碼的人都去Altera或Xilinx的網站上下原廠工程師的程式碼學習。不要一開始就走入誤區。

做FPGA主要是要有電路的思想，作為初學者，往往對器件可能不是熟悉，那麼應該對於數位電路的知識很熟悉吧，FPGA中是由觸發器和查詢表以及互聯線等基本結構組成的，其實在我們在程式碼裡面能夠看到的就是與非門以及觸發器，不要把verilog和c語言等同起來，根本就是不同的東西，沒有什麼可比性，在寫一句程式的時候應該想到出來的是一個什麼樣的電路，計數器選擇器 三態門等等，理解時序，邏輯是一拍一拍的東西，在設計初期想的不是很清楚的時候可以畫畫時序圖，這樣思路會更加的清晰，還有就是模擬很重要，不要寫完程式就去往FPGA中去載入，首先要模擬，尤其是對比較大型一點的程式，想像自己是在做asic，是沒有二次機會的，所以一定要把模擬做好，還有很多新手對於語言的學習不知道選vhdl好還是verilog好，個人偏好verilog，當然不是說vhdl不好，反正寫出來的都是電路，那當然就不要在語言的語法上面花太多的功夫了，verilog 言簡意賅assign always case if else 掌握這些幾乎可以寫出90%的電路了，上面是我對FPGA學習的一些愚見，希望對大家有所幫助。

一個字，“做”。

首先你要知道，對FPGA程式設計，實際寫的是硬體電路，所以數電要有點基礎。你一個語句下去，你腦子裡要有實際的電路出來。

組合邏輯算是比較簡單的，時序邏輯的話，你寫一寫介面程式（比如用FPGA控制串列埠，USB口，你要根據通訊協議的時序來寫程式）就熟練了。如果你這些都熟了，嘗試一下軟硬結合的方法。

如果是ALTERA的可以玩玩NIOS II，把你寫的介面程式掛到NIOS 的CPU上，用軟體進行控制。至於VHDL還是Verilog，我建議初學者用VHDL。

不過看你的習慣了。

FPGA(Field-Programmable Gate Array)，即現場可程式門陣列，它是在PAL、GAL、CPLD等可程式器件的基礎上進一步發展的產物。它是作為專用積體電路（ASIC）領域中的一種半定製電路而出現的，既解決了定製電路的不足，又克服了原有可程式器件閘電路數有限的缺點。

以硬體描述語言（Verilog或VHDL）所完成的電路設計，可以經過簡單的綜合與佈局，快速的燒錄至 FPGA 上進行測試，是現代 IC設計驗證的技術主流。這些可編輯元件可以被用來實現一些基本的邏輯閘電路（比如AND、OR、XOR、NOT）或者更復雜一些的組合功能比如解碼器或數學方程式。在大多數的FPGA裡面，這些可編輯的元件裡也包含記憶元件例如觸發器（Flip-flop）或者其他更加完整的記憶塊。

只有具有一定的邏輯電路（數位電路）的基礎，VHDL語言並不難學。

1、有Verilog好的語法基礎和程式碼習慣，如註釋、格式對稱、能全拼不簡寫等等；

2、有好的數位電路基礎，對於所寫程式碼預計綜合出來的電路有了解，從電路到描述或者從描述到電路多加斟酌；

3、對將要實施的器件平臺有所瞭解，速度等級、資源總量和優缺點等等，在寫程式碼時有針對的新增約束條件，讓時序更好，資源合理利用等等。

一個好的FPGA開發工程師，都是要從電路硬體出發，通過不斷練習、斟酌、反思，寫出最熟悉的程式碼風格，注重模擬和實測，總結經驗。

module ceshi2(clk,rst,led)； //記得改變模組名，跟你的工程名相同

input rst,clk;

output [20:0]led;

//////////////////////基於verilog編寫

reg[20:0]led;

reg[25:0]i;

always@(posedge clk or negedge rst)//50m的時鐘，20ns的週期，要製造0.5s間隔

begin

if(!rst)

ielse if(i==25'd24999999) //0.5s間隔變換，記數25000000個週期

ielse

iend

always@(posedge clk or negedge rst) //控制燈的閃爍

begin

if(!rst)

ledelse if(i==25'd24999999)

ledelse

ledend

endmodule